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[Actel FPGA]

关于smartdesign生成HDL文件成功后综合的问题

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楼主
6019实验室|  楼主 | 2010-2-27 21:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Design, HDL, SMART, Synplify
各位高手请指教:       在做毕设时用各个HDL文件通过smartdesign生成了新的一个整的HDL文件,但是用synplify进行综合是,老是综合之前的一些子文件,找不到新生成的整个的HDL文件,但是smartdesign的确说已经成功生成了HDL文件了啊,请各位高手及周工指教~
    万分感谢!!!

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沙发
6019实验室|  楼主 | 2010-3-10 22:57 | 只看该作者
怎么没人回答，大家帮帮忙啊！谢啦！

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板凳
LPC300| | 2010-3-11 21:54 | 只看该作者
帮顶

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地板
金鱼木鱼| | 2010-3-13 10:14 | 只看该作者
帮你顶下

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5楼
手写识别| | 2010-3-15 13:18 | 只看该作者
楼主再好好找找吧

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6楼
beny5566| | 2010-3-15 19:15 | 只看该作者
没遇到过，帮顶。

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7楼
huzixian| | 2010-3-16 22:39 | 只看该作者
不会啊，等待高手

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8楼
linhai1986| | 2010-3-16 22:45 | 只看该作者
不懂，只能帮顶了

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9楼
maoyanketi| | 2010-3-19 14:07 | 只看该作者
不是很懂，帮顶啦

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