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[VHDL]

VHDL 元件例化语句 判断

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楼主
luoyicheng|  楼主 | 2016-5-8 17:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, 元件, control, contro, Architecture
本帖最后由 luoyicheng 于 2016-5-8 18:00 编辑

写了两个元件 CON_1 和 CON_2
想通过一个控制变量 control
control=1 时 执行con_1的 元件例化语句PORT MAP
control=0 时 执行con_2的 元件例化语句PORT MAP

而PROT MAP 是并发语句 只能写在 结构体ARCHITECTURE 里面
而判断语句 IF 什么的 是顺序语句 不能写在结构体ARCHITECTURE  里面

遇到这种情况该怎么办呢？
虚心求教

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沙发
ococ| | 2016-5-9 11:36 | 只看该作者
不管什么语句都要在结构体里面。
你先找本书看看吧。

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