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VHDL语言问题

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guwu|  楼主 | 2010-3-3 20:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
vhdl语言, 仿真, 端口, 编译, 时序
请各位指点指点，不胜感激
在一个设计实体中，写了多个功能相同的结构体，但是没有配置语句，编译、仿真、时序分析可以正常进行，那么编译和仿真时，使用的是哪个结构体呢？
如果在结构体后面加上3个配置语句，也可一切正常，请高人指点其中道理

另外一个问题：块语句说明部分可以是端口和类属语句，但是在检查时就会出错，提示：块语句中不能有端口和类属语句，不知道其中道理
谢谢各位

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沙发
guwu|  楼主 | 2010-3-4 10:33 | 只看该作者
各位请多指教啊，谢谢先

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板凳
guwu|  楼主 | 2010-3-5 21:41 | 只看该作者
很焦急等待啊，没有人搞这个么？

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