定时器模块结构--时钟选择有几种

发表于 2016-5-21 22:25

定时器模块结构--时钟选择有几种

登录 · 发表于 2016-5-21 22:26

时钟选择如下图

发表于 2016-5-21 22:27

模块使用CLK_BUS频率，或者它通过CLK_BUS_EN 0..7中的一个布线连接，它和时钟总线是同步的。

发表于 2016-5-21 22:28

通过配置寄存器CFG1来选择时钟。如果设置CFG1中的CLK_BUS位，则使用CLK_BUS频率，而不使用8个可选择的数字时钟线中的一个

发表于 2016-5-21 22:29

如果CLK_BUS位设置为0，使用8个可选择数字时钟线的一个。CFG1寄存器中的CLK_BUS_EN_SEL位设置选择8个可选择的数字时钟线中的一个。用于数字时钟线的时钟来自CLK_BUS，或者它可以是其它的UDB信号或者外部时钟信号。

发表于 2016-5-21 22:29

设置TMRx_CFG0的EN使能位使能或者禁止模块。必须在使能前，培植所要求的用于模块的配置。当使能模块时，它运行在配置的模式（定时器或者PWM）。使能一个模块将使用新配置的值更新寄存器。禁止一个模块将保留寄存器的值，直到再次使能。

发表于 2016-5-21 22:31

当设置EN比特位时，清除先前的状态，从周期寄存器中重新加载的值，加载到计数寄存器。模块开始计数。

发表于 2016-5-21 22:32

当设置EN，且修改配置和周期寄存器后，只有完成了当前的运行周期后，变化才起作用。

发表于 2016-5-21 23:23

这个时钟的选择决定了它的最小定时周期

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