基于EMC的普通电子元器件选择

　　本文主要从元器件的选择，尤其是普通的电子元器件方面来考虑对于EMI的抑制。对于单板电路设计而言，我们不可能将EMC放在首要位置来考虑，但是在不影响电路功能的前提下，对于一些普通电子元器件的优化选择，尤其是电阻、电容和电感的优化选择，会对EMC的提高起到到事半功倍的作用。每种电子元器件都有自己的特性，所以元器件的选择在电路设计中就显得尤为重要，以下主要从电阻、电容、电感以及集成电路四方面的选择来考虑对于EMI的抑制。

　　1 电阻的选择

　　在单板电路设计中，电阻是最普通也是最常用的元器件。但电阻的种类十分繁多，各个类型都有自己的优缺点和合适的使用场合，因此在合适的电路中选择适合的电阻显得尤为重要，有以下一些一般指导可供参考：

　　从封装形式上来看，表面贴装的电阻比插装的电阻的寄生效应更低，所以首要选择表面贴装的电阻。

　　从有铅封装和无铅封装上看，无铅封装的器件肯定优选。有铅封装的元器件存在着寄生效应，尤其在高频范围内，铅构成了一个低值电感，大概1nH/mm lead.在终端也可以产生一个小的电容效应，在4pf左右，因此应尽可能地减少铅的长度。无铅的元器件相较而言有更小的寄生效应，大约为1nH/mm lead电感效应和0.3pf左右的终端电容。

　　对于有铅封装的电阻而言也有选择顺序，由高到低的选择次序为：碳膜电阻、金属氧化膜电阻、线绕电阻。金属氧化膜电阻在低频（MHz以下）有显性的寄生影响，所以它一般适合用在大功率密度和高精度的电路中，这就是我们在精密电阻中往往选择金属氧化膜电阻的原因。线绕电阻有很高的敏感度，所以应当避免在频率敏感的电路中应用，线绕电阻最好在大功率处理电路中使用。

　　在不同的应用电路中，电阻放置的位置也尤为重要。在放大电路设计中，电阻的选择极为重要。在高频范围内，由于在电阻上的感应影响，阻抗会增大，所以增益调整的电阻应尽可能地放置在靠近放大电路的地方，来降低电路板的感应系数；在上拉、下拉电阻的电路中，晶体管和IC电路的快速通断会引起开关噪音。为了降低这种影响，所有的偏置电阻都应当尽可能地放在靠近有源器件的地方；在稳压及相关电路中，直流偏置电阻都应当尽可能地放在靠近有源器件的地方来降低去耦影响；其次在我们常用的RC滤波网络中，必须考虑电阻的感应影响，因为线绕电阻的寄生感应极容易引起本地振荡。

　　2 电容的选择

　　电容是解决许多EMC问题的重要器件，但是电容有不同的类型和行为反应，所以电容的选择并不是一件容易的事情。这里我们就最普通的电容的类型、特性和用法等来阐述电容的选择。

　　我们最常用的电容有：铝电解电容、钽电容、陶瓷电容。

　　铝电解电容通常是在两个电解质中间缠上螺旋状的金属箔构成，每单位体积可以达到很高的电容值，但是也增加了内部的感应系数；钽电容由带直接焊盘和脚位连接的块电解质构成，它有比电解电容小的感应系数；陶瓷电容由多层的金属和陶瓷介质组成，在低于1MHz的频率范围内有显性的寄生效应。不同类型的电容有着不同的介质，而不同的介质对不同的频率有不同的响应，所以说电容的选择和使用的频率范围有着密切的关系。铝和钽电解电容在低频结尾处有优势，主要在蓄能和低频电路中使用；在中频范围内（kHz~MHz）陶瓷电容有优势，主要用作去耦和高频滤波；低漂移的陶瓷电容和云母电容主要用在超高频或者微波电路中。

　　不管什么类型的电容，我们一般都用作两个方面，旁路和去耦。所以我们也可以根据应用场合将电容分为旁路电容和去耦电容两大类。对于同一个电路来说，旁路（bypass）电容是把输入信号中的高频噪声作为滤除对象，把前级携带的高频杂波滤除，旁路电容的主要作用是对于交流旁路，滤掉从敏感区域进入的干扰。旁路电容主要担当高频的旁路器件，来减少在电源部分的瞬态电流的要求。通常，铝和钽电容是旁路电容的最佳选择，它们的取值取决于PCB上瞬态电流的需要，通常取值在10~470UF.而去耦（decoupling）电容也称退耦电容，是把输出信号的干扰作为滤除对象。去耦电容的作用是局部稳定有源器件的直流电源，减少通过板子传播的开关噪音，将这些噪音去耦到地。

　　我们经常可以看到，在电源和地之间连接着去耦电容，它有三个方面的作用：一是作为本集成电路的蓄能电容；二是滤除该器件产生的高频噪声，切断其通过供电回路进行传播的通路；三是防止电源携带的噪声对电路构成干扰。

　　影响去耦电容效率的因素是电容的介质材料，生产去耦电容常用两种材料，一种是钡钛氧体（Z5U），另一种是锶钛氧体（NPO），Z5U有更大的介电常数，它的谐振频率从1MHz到20MHz,NPO的介电常数比较小，有较高的谐振频率（超过10MHz），所以Z5U更适合在低频电路中做去耦电容，而NPO更适合在高频电路中（超过50MHz）。

　　就理想状态而言，旁路电容和去耦电容应当在电源入口的地方尽量靠近放在一起，来滤掉高频噪声，去耦电容的取值大约是旁路电容的1/100到1/1000,去耦电容应当尽可能靠近IC器件，因为导线电阻会降低去耦电容的作用。陶瓷电容常常被用来起去耦作用，其取值取决于最快信号的上升/下降沿的时间。举例来说，对于33MHz的时钟频率，使用4.7nF到100nf的去耦电容，对于100MHz的时钟频率，使用10nF.另一方面，电容的等效串联电阻对信号有衰减作用，会影响电容的去耦作用，特别是工作频率接近于电容的谐振频率时。为了最佳的EMC性能，电容最好有很小的等效串联电阻，所以最好选用等效串联电阻小于1 Ω的电容。

　　电容在电路中的加入常常是为了提高抗EMI,但在不考虑电容的谐振频率的情况下，滤波的性能并不是很好。理想电容的阻抗是随着频率的升高降低，而实际电容的阻抗不是这样的，在频率较低的时候，呈现电容特性，即阻抗随频率的增加而降低，在某一点发生谐振，在这点电容的阻抗等于等效串联电阻ESR.在谐振点以上，由于ESR的作用，电容阻抗随着频率的升高而增加，这是电容呈现电感的阻抗特性。在谐振点以上，由于电容的阻抗增加，因此对高频噪声的旁路作用减弱，甚至消失。

　　我们在使用过程中往往并联使用去耦电容，这种做法可以减少更大频宽的由电源引起的开关噪声。在抑制由有源器件开关时产生的射频电流方面，多个并行去耦电容可以提高6dB的作用。多个去耦电容不只是提供一个更大频宽的分配，它们还可以提供更大的引线宽度来降低导线电感，更大的提升去耦作用。两个并行电容的取值应当不同，相差两个数量级左右，比如说0.1UF和0.01UF的两个并行去耦电容，来获得更好的去耦效应。还要注意在数字电路的去耦中，低的ESR比谐振频率更重要，因为低的ESR提供一个到地的小电阻，可以提供充足的去耦作用，即使在超过谐振频率时，电容等效于电感的时候。

　　3 电感的选择

　　电感是电场和磁场的连接器件，因为可以和磁场相互影响固有的本性，所以电感比其他元器件更敏感。和电容一样，当我们恰当的应用电感时，它可以解决许多EMC的问题。

　　从封装方面来看，电感相比电容或者电阻的好处是它没有寄生感应，所以插装电感和贴装电感几乎没有什么不同。

　　电感有两种中心材料：铁或铁氧体。铁中心材料电感一般用于低频应用中（几十kHz），而铁氧体中心材料电感一般用于高频（MHz）。因此，铁氧体中心材料电感更适合用在EMC应用中。由于铁氧体在衰减较高频的同时让较低频几乎无阻碍地通过，故在EMI控制中得到了广泛的应用。用于EMI吸收的磁环/磁珠可制成各种的形状，广泛应用于各种场合。如在PCB板上，可加在DC/DC模块、数据线、电源线等处。它吸收所在线路上的高频干扰信号，却不会在系统中产生新的零极点，不会破坏系统的稳定性。它与电源滤波器配合使用，可很好地补充滤波器高频端性能的不足，改善系统中滤波特性。

　　有两种电感经常用在EMC的应用中，一个是ferrite beads（铁氧体磁珠），ferrite clamps（铁氧体磁芯）。铁氧体磁珠是一个简单的旋转电感，有一个引线通过铁氧体材料组成。在高频方面提供10dB的衰减，在直流方面的衰减很小。铁氧体磁芯和铁氧体磁珠相似，在频率超过MHz的区域提供10 dB到20dB的衰减，无论是在共模或差模模式下。电感经常用在LC滤波或交流滤波中。

　　4 集成电路的选择

　　现代的数字集成电路大多是基于CMOS技术制造的。CMOS器件的静态功耗比较低，但是快速开关CMOS器件需要从电源处有更多的瞬态功率分配。一个高速CMOS器件对电源的动态要求可能会超过一个类似的Bipolar（TTL）器件。因此在这些器件旁边需要使用去耦电容来减少对电源的瞬态需要。

　　对于组合逻辑电路，时钟抖动、电力线谐波可能会在使用不同种类的逻辑器件时产生，例如CMOS和TTL,这主要是因为它们有不同的开关门限。为了避免这种问题，最好使用同类逻辑器件。现在多数设计者选择CMOS器件时因为它们有一个很高的干扰极限。由于使用CMOS技术制造，CMOS逻辑器件是和微控制器接口的首选逻辑器件。很重要的一点是使用CMOS器件时，输入脚位在不使用的时候应当接地或者接到电源，因为在MCU电路中，噪音干扰也会使这些没有使用的输入端口变得无规律的变化，有可能使MCU执行不该执行的代码。

　　现在集成电路的封装五花八门，但是总体而言，集成电路的引线越短，EMI的问题就越少。所以表面贴装的集成电路是EMC设计的最佳选择，因为它有低的寄生效应和回路面积。更进一步地提高PCB上直接使用芯片绑定的方法。

　　IC管脚的排列方法也会影响EMC的效能。将IC的电源供给线放在IC封装的中央，可以获得从芯片核到封装管脚最短的引线长度，也就具有更低的引线感应系数，接近的VCC和IGND管脚可以使去耦电容更容易布局和作用更明显。

　　在单板电路设计中或整个系统中，时钟电路是影响EMC效能的主要因素之一。许多从IC而来的干扰都和时钟频率或者它的谐振分量有关。这就需要更好的电路设计和PCB Layout技术应用在系统时钟设计中来减小这些干扰。良好的接地，充足的去耦电容和旁路电容都可以减小这些辐射。在CLOCK的分配上使用高阻抗的缓冲也可以减小从时钟信号而来的反射和噪音干扰。