近期在调xilinx V6的DDR3，将核生成时产生的traffic_gen替换成自己按照手册时序所写的时序，并且加了异步fifo，现在读写已经实现。但是想测一下，4个g的数据读写会不会出错。写的数据是计数器递增来完成的，当送入控制器的写使能有效时，所对应的计数器数字会被写入DDR中，但是少量读写没问题，大量读写想测试一下，将写数据，按地址在写使能有效时，将数据送给自定义的一个memory，[data_width-1:0] mem [0:addr_width-1];但是读数据因为读使能app_rd_data_valid是在读地址给了一段时间后才有效并且读取数据，所以如何将读数据和自己写入的数据做比较呢？求大神帮忙提点一下。
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