各位大侠，在学习试验中需要一个Actel FPGA实现。大体要实现的功能是：1，有6路A,B,C,D,E,F方波，分别用6个独立的16位计数器对他们的脉冲进行采样计数，但是他们的采样计数时间不同，A,B的是0.3s，C,D的是0.08s，E,F的是0.01s。采样计数器每隔0.016s外部送来一个GO 脉冲后，在CLK时钟上升沿作用下，就要串行上传一次数据。A,B,C,D,E,F分别是串行数据中的字1，字2，字3，字4，字5，字6.（字1的MSB第一位首先传出，字6的LSB最后传出）。总共16X6共96位，由于上传时间间隔小于采样时间间隔，因此在上传过程中对于没有采样完的，全部用0代替该字。
请各位大侠用VHDL语言大体指导下!谢谢！ |
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