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[verilog]

quartus波形仿真时出现错误

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楼主
JKM99|  楼主 | 2016-7-2 16:31 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
Quartus, 仿真, AC, HDL, verilog
刚学verilog HDL, 请问这个错误怎么解决呢？

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沙发
waiter| | 2016-7-3 20:51 | 只看该作者
虽然不知道你这样写的设计目标是什么，但是你这个语法有几点需要改进：
1，用 always 描述组合逻辑，不能用  <= 这种赋值语句。要用 = 的阻塞性赋值；
2，设计文件本身似乎没有语法错误；
3，那就估计是你的测试平台文件有错误。
初步猜测，估计你在测试平台中，定义的a的方式是  reg [7:0] a;
但是注意你在设计模块中定义的是      input [SIZE:1] a；

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