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[FPGA]

xilinx的FPGA编写IIC代码后时钟约束问题求教

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禹雨小鱼|  楼主 | 2016-7-14 09:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, FPGA, iic, 编写, XILINX
使用的是xilinx的FPGA，综合的工具是ISE，现在编写了一个iic的代码，由于设计的iic是主从适用的，所以scl引脚是双向端口，并且scl有用来做一些逻辑。在综合编译完成后，Timing Constraints的Clock Domains选项中找不到scl这个时钟信号。请问大侠们，要怎么样才能对scl这个时钟进行约束呢？

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