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自己编写的模块，EOC是输入引脚，但读不出来

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楼主
yanguangkuo|  楼主 | 2016-7-15 11:15 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
编写, 引脚, AC, RS, se
[img]file:///C:\Users\yan\AppData\Roaming\Tencent\Users\1437782720\QQ\WinTemp\RichOle\WZ98YCSGL0J[[QF%_6[VOEW.png[/img]       
  EOC是wire型变量，但是检测不到EOC=0的情况，为什么啊，求助              

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沙发
yanguangkuo|  楼主 | 2016-7-15 11:23 | 只看该作者
用Verilog编写的，
当检测到EOC=0的时候，状态变量变成5，但是现在状态变量一直是4，怎么回事啊？？

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板凳
yanguangkuo|  楼主 | 2016-7-29 11:23 | 只看该作者
玄德 发表于 2016-7-15 16:25
状态机。
说明EOC一直是高，所以检测不到。
另外，如何知道状态是4？比较怀疑。

EOC有低电平的时候，用示波器可以观测到。但是自己编写的模块检测不到。我用示波器观测引脚，就是卡在状态4了

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