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我在以前的代码基础上，又加入部分的代码，逻辑单元使用量竟然减少了，求告知

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楼主
郭一|  楼主 | 2016-8-13 10:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
代码, altera, verilo, 芯片, verilog
我在以前的代码基础上，又加入部分的代码。加入的部分代码只是为了增加部分的新功能（原来的代码没有改动），编辑后逻辑单元使用量竟然比原代码的使用量减少了，求告知

逻辑使用量由345减少为287个

使用语言： verilog
环境： quartusii
芯片： CPLD  Altera

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沙发
wx85105157| | 2016-8-22 09:25 | 只看该作者
因为你加的代码逻辑上让前一个代码某个部分永远不会跑到。就被优化了。

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板凳
wx85105157| | 2016-8-22 09:25 | 只看该作者
因为你加的代码逻辑上让前一个代码某个部分永远不会跑到。就被优化了。

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