1.给了reg的setup,hold时间，求中间组合逻辑的delay范围。答案是delay<period-setup-hold....为什么呢？
2.时钟周期为T，触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。
答案：T3setup>T+T2max，t3hold>T1min+T2min.........为什么呢？
3.给出某个时序电路的图，有Tsetup，Tdelay，Tck->q，还有clock的delay，写出决定时钟的最大因素，同时给出表达式。
答案：T+Tclkdelay>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
为什么呐？
各位大神能否给出为什么的答案？谢谢大家了 |
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