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高压放电出大事了，请大伙帮忙

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楼主
liu_jun_ivan|  楼主 | 2016-9-7 10:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
高压, 电路, FPGA, PGA, CPU
以前一直整数字电路都挺溜的，这次搞了个数字和模拟混合的电路，就出大事了。
事情是这样的，一套数字电路里包括ARM CPU和FPGA等电路，最要命的是有一块模拟电路要进行2KV放电，放电的瞬间FPGA就复位了，CPU也歇菜了。后来用示波器测量了一下，示波器一端接稳压电源的地，另一端接板子上的地，在不放电的时候，可以看到波形平稳，一旦放电，会出现大量杂波，峰峰值可达2V，FPGA核心电压才1.2V，自动复位也不奇怪了。问问各位有经验的大师，这种杂波该怎么抑制？还是说放电的地和数字地应该分离？多谢！

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沙发
shalixi| | 2016-9-7 10:33 | 只看该作者
首先考虑把模拟电路2KV放电部分跟其他的隔离开最简易。

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板凳
liu_jun_ivan|  楼主 | 2016-9-7 10:52 | 只看该作者
shalixi 发表于 2016-9-7 10:33
首先考虑把模拟电路2KV放电部分跟其他的隔离开最简易。

现在高压部分是隔离开的，但是共地的。就是放电时，对地的干扰超过想象。

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地板
liu_jun_ivan|  楼主 | 2016-9-8 16:37 | 只看该作者
来个大神指导一下呀

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5楼
firefight4321| | 2016-9-8 16:52 | 只看该作者
2KV静电直接打模拟系统地？

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6楼
liu_jun_ivan|  楼主 | 2016-9-8 21:16 | 只看该作者
firefight4321 发表于 2016-9-8 16:52
2KV静电直接打模拟系统地？

不是静电，放电功能是本身的一个需求，自己设计的放电回路。

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7楼
游云惊帆| | 2016-9-8 22:15 | 只看该作者
这种情况  不隔离，一定要出问题

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8楼
PowerAnts| | 2016-9-8 23:55 | 只看该作者
一惊一咋的，ESD就ESD，还以为出事故了

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9楼
weilaiheike| | 2016-9-9 13:04 | 只看该作者
模拟地和数字地最好分离，如果无法完全分离，则考虑单点接地。最终要的是在ESD时要能够有良好的接地条件。

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