verilog hdl 编写的传输门

发表于 2010-3-22 15:35

module bidir(io_port,en,data);
inout io_port,data;
input en;
buffif1(io_port,data,en);
buffif0(data,io_port,en);
endmodule

我是新手，这个程序没有错误，但是综合不了，请问是什么原因？请指点，十分感谢！

发表于 2010-3-22 21:33

不应该呀，帮顶

发表于 2010-3-22 22:52

不知道，坐等高手

发表于 2010-3-23 09:33

这么简单的几句综合不了，不知道怎么回事，帮顶了

发表于 2010-3-23 15:57

谢谢大家，请问EasyFPGA030可以实现全双工通信吗？

发表于 2010-3-29 16:47

需要达到什么样的全双工通信？描述清楚

发表于 2010-3-30 19:16

你的io_port和data都声明称inout？

发表于 2010-3-30 19:35

实现全双工通信没什么问题，
就看你怎么设置了。

发表于 2010-3-30 19:39

buffif1(io_port,data,en);
这个？

发表于 2011-12-1 15:17

没问题的

发表于 2011-12-1 15:17

没问题的

[Actel FPGA] verilog hdl 编写的传输门

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