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[Actel FPGA]

verilog hdl 编写的传输门

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楼主
米其林r|  楼主 | 2010-3-22 15:35 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, 编写, verilog, IO, module
module bidir(io_port,en,data);
inout       io_port,data;
input       en;
buffif1(io_port,data,en);
buffif0(data,io_port,en);
endmodule

我是新手，这个程序没有错误，但是综合不了，请问是什么原因？请指点，十分感谢！

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沙发
年轻不在| | 2010-3-22 21:33 | 只看该作者
不应该呀，帮顶

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板凳
手写识别| | 2010-3-22 22:52 | 只看该作者
不知道，坐等高手

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地板
linhai1986| | 2010-3-23 09:33 | 只看该作者
这么简单的几句综合不了，不知道怎么回事，帮顶了

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5楼
米其林r|  楼主 | 2010-3-23 15:57 | 只看该作者
谢谢大家，请问EasyFPGA030可以实现全双工通信吗？

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6楼
年轻不在| | 2010-3-29 16:47 | 只看该作者
需要达到什么样的全双工通信？描述清楚

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7楼
lobby| | 2010-3-30 19:16 | 只看该作者
你的io_port和data都声明称inout？

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8楼
swolf| | 2010-3-30 19:35 | 只看该作者
实现全双工通信没什么问题，
就看你怎么设置了。

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9楼
20801233| | 2010-3-30 19:39 | 只看该作者
buffif1(io_port,data,en);
这个？

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10楼
conghung2011| | 2011-12-1 15:17 | 只看该作者
没问题的

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11楼
conghung2011| | 2011-12-1 15:17 | 只看该作者
没问题的

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