[求助]PLL倍频输出250MHz不精确

只看该作者 · 2010-3-22 22:33

用pll输出250MHz频率，通过程序设计最后输出4路100Kpwm信号，实际输出与理论计算出来的偏差较大，能达到122K，想问下是不是pll的事，因为生成pll如果按照软件默认的延时，输出和输入会有1.650ns的延时，怎么样能让输出频率精确些呢

只看该作者 · 2010-3-22 22:35

自己先顶下

只看该作者 · 2010-3-23 09:35

差122K，误差还不小

只看该作者 · 2010-3-28 11:22

PLL倍频是比较准确的，不应该呀

只看该作者 · 2010-4-12 21:27

你PLL输入端的时钟频率多大？

只看该作者 · 2010-4-25 21:02

pll输入频率48M，用的是AFS600的板子，48M的有源晶振用示波器测出来的也有点偏差，大概在47.8左右

只看该作者 · 2010-4-25 21:02

pll输入频率48M，用的是AFS600的板子，48M的有源晶振用示波器测出来的也有点偏差，大概在47.8左右

只看该作者 · 2010-4-25 21:10

PLL的输出有多个，而这几个输出之间是有一定的关系的（详情请查阅《Actel FPGA原理与应用--基于Fusion系列》第32页中的分频模块），

也就是说，并不是每一个输出都能精确到我们所设定的值，故我们关注的不应该是我们设定的值

而是设定值后面蓝色字体的值，该值才是最终的PLL输出。

只看该作者 · 2010-4-25 23:14

会不会是别的原因引起的？感觉PLL还是挺准的不会差这么多~~~

只看该作者 · 2010-4-26 21:18

当我更改了那个反馈延时之后，频率达到105K，比122K精确了许多

只看该作者 · 2010-4-26 21:19

三个全局网络我都用了，只有GLC设定值跟后面的蓝色字体的值不一样，AB都跟设定的一样，为什么还是不精确呢，250M用GLA输出的