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Verilog调用vhdl代码，参数传不进去！！！

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楼主
robotouch|  楼主 | 2016-9-13 11:22 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
verilog, VHDL, HDL代码, AC, Gen
各位前辈，我用Verilog调用带generic的vhdl代码，发现参数传不进去，编译也不报错。
这是vhdl的参数

这是Verilog的调用方式




请问参数传递，正确的方式应该是什么样的？不胜感谢啊！


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沙发
18971591125| | 2016-9-30 10:34 | 只看该作者
MARK一下坐等高手解答

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板凳
SEASIDEBOY| | 2016-10-17 18:18 | 只看该作者
解决了吗?
印象中要把所有参数都写一遍,默认值不变的也要写上,并且是按照vhdl中声明的顺序

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地板
robotouch|  楼主 | 2016-10-25 22:04 | 只看该作者
SEASIDEBOY 发表于 2016-10-17 18:18
解决了吗?
印象中要把所有参数都写一遍,默认值不变的也要写上,并且是按照vhdl中声明的顺序 ...

好的，我试试啊！多谢多谢！

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