对于ADC来说,在设计时,高位数ADC能带来较好的量化信噪比,但是也不是绝对的,如果系统其他部分没有设计好的话,它所能达到的有效位数有可能会很少。如,系统的采样钟质量,输入信号频率设计等等。所以这是一个系统级别的问题。另外,对于高频的采样钟和输入信号。从PCB 布局上来讲也需要注意,通常有些规则需要遵守:(引用TI网站上同事的归纳)
1.信号输入端应加上滤波电路(RC滤波,也可以用外部滤波器)。
2.单独的模拟地和数字地引脚,但AGND与DGND引脚却在内部通过基板连在一起,布线时,不得将两个引脚连接到分离的两个地平面,除非这些接地层在AD附近连到了一起。当然如果数字地也模拟地分割没有信心,建议不要分割。
3.电流路径尽可能短,禁止将数字电流强制流入模拟地。
4.芯片不允许走数字信号线,以减少耦合(下面若铺地,则不受此限制)。
5.电源线尽可能宽,以减少阻抗,提供低阻抗路径。
6.时钟等快速开关信号应利用数字地屏蔽起来,以避免辐射干扰。
7.禁止将时钟信号走线布设在输入通道附近,避免数字信号,模拟信号相互交叠干扰。
8.线路上下两侧走线应彼此垂直,若下面有铺地层,可以不受此限制。
9.去耦电容典型参数参照芯片资料的推荐电路选取 |