125M clock 差分时钟的波形分析!!!

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 楼主| jimmydmj 发表于 2010-3-24 10:38 | 显示全部楼层 |阅读模式
本帖最后由 jimmydmj 于 2010-3-24 10:57 编辑

各位大侠,帮兄弟看看这个波形存在什么问题?急啊,谢谢了先!!
说明:上面的图是差分的125M时钟波形,下面的是单端的125M时钟波形。
现在碰到的问题是在读芯片(pm5337)的寄存器时,单端的时钟可以检测到上升沿,差分的时钟检测不到上升沿,无法配置间接寄存器。这里差分时钟的电平是SSTL-2的,请问差分的时钟检测不到上升沿是什么原因?是信号幅度不够吗?

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 楼主| jimmydmj 发表于 2010-3-24 11:11 | 显示全部楼层
补充一下:项目的内容是实现EOS功能,使用DDR做BUFFER。以前没搞过SSTL-2电平的信号,请各位大侠不吝赐教啊!
 楼主| jimmydmj 发表于 2010-3-24 16:20 | 显示全部楼层
自己顶一下!:)
HWM 发表于 2010-3-24 17:35 | 显示全部楼层
那铃振得够厉害的。查查那里没匹配好。
andy2003hu 发表于 2010-3-24 17:55 | 显示全部楼层
阻抗不匹配
 楼主| jimmydmj 发表于 2010-3-24 22:47 | 显示全部楼层
本帖最后由 jimmydmj 于 2010-3-24 22:52 编辑

原理图是按照评估板的参考设计画的,布线的时候也很注意长度匹配和电阻端接的位置,不知道怎么还会不匹配.附上原理图(见1楼),请大侠帮忙分析下.谢谢了先!!

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 楼主| jimmydmj 发表于 2010-3-24 22:52 | 显示全部楼层
原理图是按照评估板的参考设计画的,布线的时候也很注意长度匹配和电阻端接的位置,不知道怎么还会不匹配.附上原理图(见1楼),请大侠帮忙分析下.谢谢了先!! ...
jimmydmj 发表于 2010-3-24 22:47 [/quote]
 楼主| jimmydmj 发表于 2010-3-24 22:53 | 显示全部楼层
 楼主| jimmydmj 发表于 2010-3-24 22:54 | 显示全部楼层
大家都是用什么方法测差分时钟的啊?
bbyeah 发表于 2010-3-25 02:14 | 显示全部楼层
原理图是按照评估板的参考设计画的,布线的时候也很注意长度匹配和电阻端接的位置,不知道怎么还会不匹配.附上原理图(见1楼),请大侠帮忙分析下.谢谢了先!! ...
jimmydmj 发表于 2010-3-24 22:47 https://bbs.21ic.com/i ...
jimmydmj 发表于 2010-3-24 22:52

PCB厂家给的介电常数呢?
linqing171 发表于 2010-3-25 08:30 | 显示全部楼层
示波器带宽不够?
linqing171 发表于 2010-3-25 08:31 | 显示全部楼层
示波器带宽不够?
linqing171 发表于 2010-3-25 08:38 | 显示全部楼层
原理图上看不到你的差分在哪里。
只看见晶振输出经过交流耦合后经过R398 R399终端匹配。
另外一段时由R400 和R401直接匹配的,并没有你说的差分输入。

另外怀疑你晶振的输出阻抗过小,把R397调节到50欧姆看看,这样输出阻抗是50欧姆的,,
中间的Z=50欧姆的特性阻抗,芯片跟前的R398 R399 也是50的负载阻抗,整个电路就是匹配的。

如果芯片D8里面已经有了终端匹配,外面的就不用焊了。

终端匹配无非一个是阻抗,一个是直流工作点,你看看是不是你差分的时候直流工作点不对了。

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 楼主| jimmydmj 发表于 2010-3-25 23:26 | 显示全部楼层
好的,我试试.
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