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Altera FPGA Fifo使用遇问题

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mcuatmel|  楼主 | 2016-9-29 09:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
altera, FIFO, FPGA, 信号, 时钟
我调用了一个异步FiFO，有写申请，写时钟，写满，读时钟，读申请，读空，aclr，这几个信号，现在发现有写满的信号变化，但rdempty一直是高，不知为什么，请指点！

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沙发
5186| | 2016-10-4 11:38 | 只看该作者
这几个信号要综合起来用才会得到正确的结果

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板凳
mcuatmel|  楼主 | 2016-10-11 11:34 | 只看该作者
这个FIFO读或写都是上升沿有效，对吧？我现在能写，能读，就是读出来的数不对。

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