PLL+移相

登录 · 发表于 2016-10-10 21:12

请问一下，哪位亲有用过FPGA的PLL里面移相的。
我用系统时钟（50M）在PLL里面500分频，产生了两路100KHz，其中一路多加了45°的deg,输出结果测得一路为100KHz，移相的那一路却是200Hz，这是怎么一回事？

发表于 2016-10-10 21:14

更奇怪的是我移45°的那路，出来是正确的100KHz,没移的是200Hz……
求指教……

发表于 2016-10-10 22:32

你把第一路也设置一下dg试试这个不是很懂

发表于 2016-10-17 14:33

已经解决，当时同一个原理图里面画了三个PLL，编译报错产生，可以把三路PLL做在同一个PLL里面，其中一个的deg设置为45即可，出来的移相确实是45°。

发表于 2016-10-17 22:43

FPGA的里面的PLL不是IP核吗？

发表于 2016-10-17 22:45

你这是产生多少路对比？

发表于 2016-10-18 19:22

lihuami 发表于 2016-10-17 22:43
FPGA的里面的PLL不是IP核吗？

我也是新手……只懂得做倍频分频移相用……

发表于 2016-10-18 19:23

lihuami 发表于 2016-10-17 22:45
你这是产生多少路对比？

两路，两路的频率是相同的，相位有差别，图是之前错的波形……