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PCIE布线问题

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yulaoda|  楼主 | 2016-10-19 19:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
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yulaoda|  楼主 | 2016-10-21 12:44 | 只看该作者
大神们呢。。?

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xxzouzhichao| | 2016-10-21 22:37 | 只看该作者
看pcie phy的需求,极少有pcie phy需要差分对之间等长,即使有,也是一个比较宽范围的等长需求,不用可以去做

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yulaoda|  楼主 | 2016-11-1 15:32 | 只看该作者
xxzouzhichao 发表于 2016-10-21 22:37
看pcie phy的需求,极少有pcie phy需要差分对之间等长,即使有,也是一个比较宽范围的等长需求,不用可以去 ...

既然一般都不要求等长,那么那些要求等长的,是什么原因呢。。?

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xxzouzhichao| | 2016-11-3 19:26 | 只看该作者
yulaoda 发表于 2016-11-1 15:32
既然一般都不要求等长,那么那些要求等长的,是什么原因呢。。?

比如DDR3,要求BYTE内严格等长,由于很多控制器支持write leveling,BYTE与BYTE间的等长非常宽松,甚至不需要刻意去做,因为控制器内部有可控延时单元保证每个BYTE在控制器端的时序沿是同步的

PCIE是串行工作的,LANE与LANE之间不需要bit级别的同步,只需要传输块BYTES同步就可以了,所以等长要求非常非常宽松

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