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FIFO的方式与外部FPGA进行通信

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楼主
pengf|  楼主 | 2016-10-23 17:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FIFO, FPGA, PGA, 通信, 控制
我用68013通过FIFO的方式与外部FPGA进行通信,采用通道2, 因FPGAP 这边读FIFO是被控制的, 并不是FIFO有数据就一直会读, 测试时发现,当FIFO有数据时,FPGA马上去取数据就,能正常读出数据,当FIFO存入数据后,FPGA因其它的原因等待一段时间去读FIFO时, 读出的数据串少了前半部分,后半部分也少了

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沙发
renyaq| | 2016-10-23 17:59 | 只看该作者
当上位机再发一次数据到FIFO时呢

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板凳
pengf|  楼主 | 2016-10-23 18:01 | 只看该作者
FPGA马上读出时, 前一个数据包的后半部分读出来了,再加上新的数据包的前半部分也读出来, 后面发数据包就是重复的这样

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地板
supernan| | 2016-10-23 18:02 | 只看该作者
看看你的读信号使能SLOE和SLRD的控制对不对

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5楼
pengf|  楼主 | 2016-10-23 18:03 | 只看该作者

还有就是把EP2设成4缓冲, 当向USB-FIFO写入两个数据包的数据后,再启动FPGA去读时, 这时读出的数据全是零

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6楼
栩栩如生| | 2016-10-23 18:03 | 只看该作者
读写FIFO的时序有问题

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7楼
pengf|  楼主 | 2016-10-23 18:25 | 只看该作者
但我设为FIFO有数据FPGA立刻去读时,能正常读出数据

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8楼
pengf|  楼主 | 2016-10-23 18:26 | 只看该作者
楼主详细说说怎么回事啊，这么说太笼统了

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9楼
dingy| | 2016-10-23 18:28 | 只看该作者

建议用示波器查看一下相关引脚的时序，多半是你的控制逻辑出了问题。

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10楼
pengf|  楼主 | 2016-10-23 18:29 | 只看该作者
结贴了，多谢大家讨论这么多哈，呵呵

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