D触发器工作原理

发表于 2016-10-27 10:22

主从JK触发器是在CP脉冲高电平期间接收信号，如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器产生与逻辑功能表不符合的错误状态。边沿触发器的电路结构可使触发器在CP脉冲有效触发沿到来前一瞬间接收信号，在有效触发沿到来后产生状态转换，这种电路结构的触发器大大提高了抗干扰能力和电路工作的可靠性。

发表于 2016-10-27 10:24

维持阻塞式边沿D触发器的逻辑图和逻辑符号如图9-7所示。该触发器由六个与非门组成，其中G1、G2构成基本RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路。

发表于 2016-10-27 10:26

和分别是直接置0和直接置1端，有效电平为低电平。分析工作原理时，设和均为高电平，不影响电路的工作。

发表于 2016-10-27 18:09

这个是数电的基础

D触发器工作原理

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