发新帖我要提问
返回列表
打印
[VHDL]

testbench的编写

[复制链接]
930|4
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
宝挖小子|  楼主 | 2016-10-28 16:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
testbench, 编写, HDL, VHDL, hd
VHDL的testbench编写各位大侠，我想在图中104900处，给inout双向端口syse1_data赋输入值X"25"，在testbench文件中怎么写啊？
tb是用VHDL写的

捕获.PNG (251.41 KB )

捕获.PNG

使用特权

评论回复 赏

相关下载

相关帖子
沙发
宝挖小子|  楼主 | 2016-10-28 16:43 | 只看该作者
为嘛我的高清大图被压缩了~

使用特权

评论回复 赏
板凳
宝挖小子|  楼主 | 2016-10-28 16:47 | 只看该作者
如下图

捕获.PNG (251.41 KB )

捕获.PNG

使用特权

评论回复 赏
地板
宝挖小子|  楼主 | 2016-10-31 08:51 | 只看该作者
居然没人？

使用特权

评论回复 赏
5楼
McuPlayer| | 2016-10-31 10:04 | 只看该作者
你的激励信号是靠延时的方式送给的，一般不这么做，因为设计小小的改动，可能导致这个时间点的移动

你可以用触发的方式，比如某个信号的上升沿，或者某几个信号的组合成某个状态

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

宝挖小子

7

主题

63

帖子

0

粉丝