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reg输出和wire输出区别?

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Wire, AC, ce, se, TE
本帖最后由 zhaohualiang 于 2016-11-14 21:42 编辑

file:///C:/Users/Administrator/AppData/Roaming/Tencent/Users/917148421/QQ/WinTemp/RichOle/%25LNU8V1~@SGNCEDUG87CJ81.png



本人纯新手,看了锆石一本教程,里边是第二张图片的写法,请问和第一张什么区别,RTL一样的,求赐教!

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沙发
玄德| | 2016-11-15 21:59 | 只看该作者

简单说:
assign语句里必须是wire型,如果定义reg没准会报错;
always块里的输出变量必须是reg型,定义wire同样会报错。注意是输出变量才有这要求。

深点说:
reg型变量的值保持不变,除非修改它的条件完全成立。



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板凳
zhaohualiang|  楼主 | 2016-11-17 08:33 | 只看该作者
玄德 发表于 2016-11-15 21:59
简单说:
assign语句里必须是wire型,如果定义reg没准会报错;
always块里的输出变量必须是reg型,定义wir ...

明白,但是还是有疑问,第二种反而复杂,为什么要用第二种呢,有什么好处?

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地板
玄德| | 2016-11-17 10:30 | 只看该作者
zhaohualiang 发表于 2016-11-17 08:33
明白,但是还是有疑问,第二种反而复杂,为什么要用第二种呢,有什么好处? ...


那还有电路图方法,怎么讲?!
不同的描述方法吧,选择一种就行。


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zhaohualiang|  楼主 | 2016-11-20 11:11 | 只看该作者
,非常感谢!

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