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[Verilog HDL]

有关时钟的问题

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youwenzh|  楼主 | 2016-11-18 16:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
gaochy1126| | 2016-11-20 11:03 | 只看该作者
你是要使用FPGA吗?

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板凳
gaochy1126| | 2016-11-20 11:03 | 只看该作者
使用 PLL试试看。

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地板
gaochy1126| | 2016-11-20 11:17 | 只看该作者
建议使用基准的时钟信号作为PLL的输入。

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5
youwenzh|  楼主 | 2016-11-21 09:05 | 只看该作者
gaochy1126 发表于 2016-11-20 11:17
建议使用基准的时钟信号作为PLL的输入。

非常谢谢你的提示,只是我对PLL没多少概念,请问有写什么好的案例可以参考学习吗?

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6
gaochy1126| | 2016-11-22 07:44 | 只看该作者
youwenzh 发表于 2016-11-21 09:05
非常谢谢你的提示,只是我对PLL没多少概念,请问有写什么好的案例可以参考学习吗? ...

你用的FPGA吗?

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7
youwenzh|  楼主 | 2016-11-22 10:52 | 只看该作者

是的,是 Altera Cyclone V GX Starter Kit.

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8
gaochy1126| | 2016-11-30 21:28 | 只看该作者
youwenzh 发表于 2016-11-22 10:52
是的,是 Altera Cyclone V GX Starter Kit.

altera 不是有PLL输出时钟信号吗

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9
gaochy1126| | 2016-11-30 21:29 | 只看该作者

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gaochy1126| | 2016-11-30 21:29 | 只看该作者
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youwenzh|  楼主 | 2016-12-2 10:07 | 只看该作者
gaochy1126 发表于 2016-11-30 21:28
altera 不是有PLL输出时钟信号吗

是的是的!我糊涂了,非常感谢你的提点。

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12
gaochy1126| | 2016-12-3 11:49 | 只看该作者
youwenzh 发表于 2016-12-2 10:07
是的是的!我糊涂了,非常感谢你的提点。

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13
gaochy1126| | 2016-12-3 11:49 | 只看该作者
youwenzh 发表于 2016-12-2 10:07
是的是的!我糊涂了,非常感谢你的提点。

有什么好的作品记得来分享的。

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14
youwenzh|  楼主 | 2016-12-19 15:26 | 只看该作者
gaochy1126 发表于 2016-12-3 11:49
有什么好的作品记得来分享的。

好的,在磨练中向你学习回馈分享的无私精神。

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15
gaochy1126| | 2016-12-20 05:47 | 只看该作者
youwenzh 发表于 2016-12-19 15:26
好的,在磨练中向你学习回馈分享的无私精神。

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