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[verilog] 38译码器源代码分析

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楼主| zhangyuhua 发表于 2016-11-24 21:37 | 显示全部楼层 |阅读模式

译码器, 源代码, LED, module, 电路

38译码器源代码分析

38译码器就是指3位二进制数通过电路转换成八路不同状态的输出；换句话说，3线转8线的译码器。

下面是它的源代码：

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//------3-8译码器是指3位二进制通过电路转换成8路不同状态的输出------

//------3线转8线的译码器-------------------------------------------

module decoder_3to_8(

                                                key,

                                                led

                                        );

input [2:0]key;

output [7:0]led;



reg [7:0]led_r;



always @(key)

        begin

                case(key)

                        3'd0:led_r=8'b00000000;

                        3'd1:led_r=8'b00000010;

                        3'd2:led_r=8'b00000100;

                        3'd3:led_r=8'b00001000;

                        3'd4:led_r=8'b00010000;

                        3'd5:led_r=8'b00100000;

                        3'd6:led_r=8'b01000000;

                        3'd7:led_r=8'b10000000;

                        default:led_r=8'b00000000;

                endcase

        end 

assign led=led_r;



endmodule

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