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简单问题：FPGA设计输出一个1KHz的方波方法？

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伍戈123|  楼主 | 2016-11-26 17:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA设计, kHz, 方波, verilog, 计数器
如何用Verilog语言设计一个模块输出1Khz的方波呢？占空比可调的。我想的简单的是用一个计数器，但是感觉不合理，不知道有什么好的方法？新入门，求指导

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沙发
mcu5i51| | 2016-11-27 08:18 | 只看该作者
看看MCU 的PWM不就好了;
本来就是一个计数器,假设占空比0-100可调,分辨率为16位,输入时钟就是1K*65536=65.536M;
内部用两个reg表示计数值和输出值,输出值为0时,IO为0,为0xffff时IO为1,其它值和计数值比较,计数值大于输出值时IO为0,否则为1;

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伍戈123|  楼主 | 2016-11-27 11:22 | 只看该作者
mcu5i51 发表于 2016-11-27 08:18
看看MCU 的PWM不就好了;
本来就是一个计数器,假设占空比0-100可调,分辨率为16位,输入时钟就是1K*65536=65.5 ...

好的，谢谢。思路更清晰了

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