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[FPGA] xilinx PCIE bram

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 楼主| skyboy1100 发表于 2016-12-26 19:46 | 显示全部楼层 |阅读模式
BRAM, PCIe, XILINX, 代码, 仿真
     大家好 最近我在使用viado 自带的仿真bram模块，发现在原始代码中，对PORTA的输入口一直赋值为00，
但是在输出口居然有数据输出，下面是代码和仿真图，不知道大家遇到过相似问题吗？

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