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请教FPGA的硬件设计问题，谢谢

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guozhengang|  楼主 | 2010-4-7 17:17 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, 硬件设计, 时序, 电压, 通讯
使用FPGA产生时序和待测模块通讯，来测试待测模块。FPGA的管脚电压为3.3V，而待测模块为5V。请问FPGA和待测模块之间如何连接？FPGA的时序为ns，us级的，谢谢指教

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mr.king| | 2010-4-7 20:42 | 只看该作者
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glaver| | 2010-9-27 00:07 | 只看该作者
要看待测模块的电平要求，看datasheet  高底电平电压分别是多少

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glaver| | 2010-9-27 00:09 | 只看该作者
补充 供电是5v 但高电平不一定就是5v 比如说是大于2.4v 之类的 所以要看datasheet

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5楼
zxc729| | 2010-9-27 22:09 | 只看该作者
可以用74LVC4245这类的电平转换器件。我一般的情况下没用，直接串个限流电阻就没问题了

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6楼
zhangmr94| | 2010-10-4 08:43 | 只看该作者
我也是经常用１Ｋ的限流电阻匹配，也可以用二极管反串使用．

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7楼
zhang_2000| | 2010-10-4 17:10 | 只看该作者
同意楼上，
反串以后     FPG的内部上拉应该开启吧

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