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[verilog]

verilog 写的串口 在一个状态机里面，有一个寄存器无法执...

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楼主
ok407371195|  楼主 | 2017-1-3 09:58 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
verilog, 串口, 寄存器, 状态机, AC


图中红线部分 cnt8始终无法加1是为什么呢？，而cnt16就可以清零

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沙发
feihufuture| | 2017-1-3 10:09 | 只看该作者
分开设计、结构更加清晰些

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板凳
ok407371195|  楼主 | 2017-1-3 10:22 | 只看该作者
feihufuture 发表于 2017-1-3 10:09
分开设计、结构更加清晰些

那我现在要怎么解决呢？ 在同一个begin end 里面 一个执行 一个不执行 是什么情况？

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地板
feihufuture| | 2017-1-3 10:27 | 只看该作者
ok407371195 发表于 2017-1-3 10:22
那我现在要怎么解决呢？ 在同一个begin end 里面 一个执行 一个不执行 是什么情况？ ...

拆成2个，你这么写不规范

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5楼
ok407371195|  楼主 | 2017-1-3 10:30 | 只看该作者
feihufuture 发表于 2017-1-3 10:27
拆成2个，你这么写不规范

不好意思，我是新手 能不能讲的详细一点？ 为什么这样写不规范呢？

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6楼
jyq007| | 2017-1-3 10:39 | 只看该作者
本帖最后由 jyq007 于 2017-1-3 10:41 编辑

楼主一看就是写C的，你的逻辑 后面那一段是全部不会去执行的。verolig是硬件，不是软件代码。不能按顺序去理解。

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7楼
ok407371195|  楼主 | 2017-1-3 10:46 | 只看该作者
jyq007 发表于 2017-1-3 10:39
楼主一看就是写C的，你的逻辑 后面那一段是全部不会去执行的。verolig是硬件，不是软件代码。不能按顺序去 ...

begin end 不就可以是 在这个范围内 的全部都要执行吗？

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8楼
jyq007| | 2017-1-3 12:22 | 只看该作者
ok407371195 发表于 2017-1-3 10:46
begin end 不就可以是 在这个范围内 的全部都要执行吗？

cent16 放到一个if  else的逻辑链路里面。 不要才开成两个。

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9楼
zxq6| | 2017-1-3 12:33 | 只看该作者
看来我是经常犯这种错误？

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10楼
thinkabout4451| | 2017-1-3 13:35 | 只看该作者
本帖最后由 thinkabout4451 于 2017-1-3 13:36 编辑

电路是并行的，所以下面的没有执行，另外代码风格有问题，如下。

cnt16无法两次被赋值，除非在互斥的判断里。
就是不要写成：
if()
  cnt16 <= 1;
if()
  cnt16 <= 2;

需要写成:
if()
  cnt16 <= 1;
else if()
  cnt16 <= 2;

因为cn16就是一个硬件的寄存器，没法接两个输入，不然可能会短路，
现在编译器比较强，一般会发现这种情况，可能会自动的帮你编译成互斥的条件，但结果就会和你估计的不一样了。

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11楼
xmar| | 2017-1-3 15:07 | 只看该作者
前面已经有 if(cnt16==4)，后面 if(cnt16>=4)重复cnt16=4，改为：if（cnt16 > 4）.

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12楼
zxq6| | 2017-1-3 20:18 | 只看该作者
看了楼上的，明白了。

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13楼
ticomi| | 2017-1-4 08:26 | 只看该作者
确实是语法错误，习惯性写C了。

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14楼
00750| | 2017-1-4 09:57 | 只看该作者
你这个的问题在于当cnt16的值等于8时，cnt16不再++，锁死在这里了。

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15楼
littbi| | 2017-12-10 22:35 | 只看该作者
你仿真看得到cnt16加得到8 以上吗？

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