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VHDL OR Verilog

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楼主
zxl_maitian|  楼主 | 2010-4-7 20:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, VHDL, FPGA, PGA
小弟初学FPGA，请问各位大虾是先学VHDL还是先学Verilog？？？

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沙发
kk2614755| | 2010-4-7 20:44 | 只看该作者
都一样啊

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板凳
wangweidgv| | 2010-4-8 14:27 | 只看该作者
Verilog 吧  好学易懂 用的人比较多

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地板
drentsi| | 2010-4-9 19:01 | 只看该作者
两个都用,但倾向用VHDL,功能多些

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5楼
ilove314| | 2010-4-9 21:37 | 只看该作者
高校里用VHDL的多，但是verilog比较容易上手

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6楼
huang8033| | 2010-4-10 22:04 | 只看该作者
我觉得VHDL好用学，verilog不是那么严谨。

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7楼
liuzenglong| | 2010-4-11 17:59 | 只看该作者
Verilog吧

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8楼
zusen| | 2010-4-13 16:58 | 只看该作者
后者

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9楼
heshang006| | 2010-4-13 22:32 | 只看该作者
记得以前看过一本书上说,国外是本科阶段教VHDL,研究生阶段教Verilog.我本人感觉VHDL就像是51单片机中的C51,更注重整体,而Verilog更像51单片机中汇编,更注重细节.本人愚见.

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