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CPLD下载程序引脚一直低电平

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寻觅不倒翁|  楼主 | 2017-1-9 20:05 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
电平, CPLD, 下载程序, 引脚, 信号
各位大侠，你们好，请教Verilog写的程序，仿真结果正确，分配引脚编译后，下载到EPM240的开发板上，用信号发生器输入A,B两路信号，示波器测输出引脚一直为低电平，理论上应该是一定频率的高低电平啊，找了好久原因没找到，特来求助，谢谢。
file:///C:\Users\Administrator\AppData\Roaming\Tencent\Users\353638367\QQ\WinTemp\RichOle\0VBNAL1}OTK(N7R(JRPT]CV.png

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