用verilog 写 u（k）=u（k-1）+error 怎么写

只看该作者 · 2017-1-12 12:29

module pidt1(error,uk,clk,rst);
input [16:0]error;
input clk,rst;
output reg[16:0]uk;
reg [16:0]uk1;
wire [16:0]uk_wire;
always@(posedge clk or negedge rst)
if(!rst)
begin
uk1<=0;
end
else
begin
uk<=uk_wire;
uk1<=uk;
end
assign uk_wire=uk1+error;
endmodule

只看该作者 · 2017-1-12 13:07

uk没有初始化，在!rst时，把uk也清零一下。

只看该作者 · 2017-1-12 13:22

nethopper 发表于 2017-1-12 13:07
uk没有初始化，在!rst时，把uk也清零一下。

UK的值对了但是结果不对啊

只看该作者 · 2017-1-12 13:59

18910748101 发表于 2017-1-12 13:22
UK的值对了但是结果不对啊

结果按你目前的程序是对的：
初始状态：  uk1=0, uk=0
第一个CLK上升沿， uk=error+uk1=100+0=100,  uk1 = 旧的uk =0;
第二个CLK上升沿， uk=error+uk1=30+0=30, uk1 = 旧的uk =100;
第三个CLK上升沿， uk=error+uk1=-20+100=80, uk1 = 旧的uk =30;
第四个CLK上升沿， uk=error+uk1=-20+30=10,  uk1 = 旧的uk =80;
....

只看该作者 · 2017-1-12 17:25

nethopper 发表于 2017-1-12 13:59
结果按你目前的程序是对的：
初始状态： uk1=0, uk=0
第一个CLK上升沿， uk=error+uk1=100+0=100, uk1 ...

明白了十分感谢把error输入值延迟久一点就不会出现这种问题了

只看该作者 · 2017-1-12 17:39

nethopper 发表于 2017-1-12 13:59
结果按你目前的程序是对的：
初始状态： uk1=0, uk=0
第一个CLK上升沿， uk=error+uk1=100+0=100, uk1 ...

把 uk<=uk_wire;
uk1<=uk;倒过来写
uk1<=uk
uk<=uk_wire就好了

只看该作者 · 2017-1-12 18:36

18910748101 发表于 2017-1-12 17:39
把 uk

FPGA程序上下排是并行处理的，倒过来是一样的

只看该作者 · 2017-1-13 11:52

nethopper 发表于 2017-1-12 18:36
FPGA程序上下排是并行处理的，倒过来是一样的

嗯我搞错了，感觉我这程序不太对啊，并不能计算U(K)=U（k-1)+ERROR啊 error值给快了给慢了结果都不对，给慢了他就自己一直累加，有什么好办法吗。。

只看该作者 · 2017-1-13 12:10

nethopper 发表于 2017-1-12 18:36
FPGA程序上下排是并行处理的，倒过来是一样的

BEGIN 里的是阻塞赋值， uk_wire在第一个时钟上升沿计算得出100时是会直接给UK，还是在第二个时钟上升沿给到UK。

只看该作者 · 2017-1-13 15:07

18910748101 发表于 2017-1-13 11:52
嗯我搞错了，感觉我这程序不太对啊，并不能计算U(K)=U（k-1)+ERROR啊 error值给快了给慢了结果 ...

我不了解你究竟要做什么，简单的u（k）=u（k-1）+error 直接这样写：
if(!rst)
begin
uk<=0;
end
else
begin
uk<=uk+error;
end

只看该作者 · 2017-1-13 15:20

18910748101 发表于 2017-1-13 12:10
BEGIN 里的是阻塞赋值， uk_wire在第一个时钟上升沿计算得出100时是会直接给UK，还是在第二个时钟上升沿 ...

uk_wire在第一个时钟上升沿计算得出100会直接给UK, 不过这时uk1却得到了uk在第一个时钟上升沿之前的数值，而非最新的uk的数值。

用verilog 写 u（k）=u（k-1）+error 怎么写

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