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[运放]

输出阻抗大小问题

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楼主
65897897|  楼主 | 2017-2-7 14:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
输出阻抗, 阻抗, AC, 阻抗匹配
这个图的输出阻抗是否为50Ω？

那这张输出阻抗是否为100Ω，只不过比上面那张图多了一个R4用来做阻抗匹配？
求大神指教，苦恼啊！！！！！

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沙发
HWM| | 2017-2-7 15:08 | 只看该作者


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板凳
HWM| | 2017-2-7 15:11 | 只看该作者
看上图，红框内才是源端阻抗匹配电阻。

忽略运放的输出阻抗，可以近似地认为那个电阻就是电路的输出阻抗。

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地板
雪山飞狐D| | 2017-2-7 15:26 | 只看该作者
本帖最后由 雪山飞狐D 于 2017-2-7 15:39 编辑

  运放输出阻抗相当于电池，零点几欧姆几欧姆，这样就好理解了，都是50欧姆，第一张图是原电压传输，第二张图是减半传输，第二张在末端会有一个串联50欧姆电阻端接，增益为2的信号还原放大。而HWM的第三张图，末端端接会是一个并联行50欧姆到地的电阻，增益同样有一个2还原放大，其实运放输出点距离50欧姆电阻之间的距离非常小，对于高频信号而言，这段反射很小，阻抗对应的是一条长距离线，第一张接法也不是不可以，但是对于直流信号而已，第一张短路的时候或者外部负载带容性或者感性不确定的情况下会造成不稳定

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5楼
65897897|  楼主 | 2017-2-7 15:46 | 只看该作者
雪山飞狐D 发表于 2017-2-7 15:26
运放输出阻抗相当于电池，零点几欧姆几欧姆，这样就好理解了，都是50欧姆，第一张图是原电压传输，第二张 ...

是不是这么理解：第一张图输出阻抗很小，并且没有做阻抗匹配，容易导致波形变形。第二张图和第三张图输出阻抗都为50Ω，做了阻抗匹配，波形失真小，但是输出电压下降了，但是输出功率达到了最大？??

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6楼
雪山飞狐D| | 2017-2-7 15:48 | 只看该作者
本帖最后由 雪山飞狐D 于 2017-2-7 15:51 编辑
65897897 发表于 2017-2-7 15:46
是不是这么理解：第一张图输出阻抗很小，并且没有做阻抗匹配，容易导致波形变形。第二张图和第三张图输出 ...

不是，第一张信号不用减半，末端端接只需要一个50欧姆的串联，阻抗从线那里看起

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7楼
65897897|  楼主 | 2017-2-7 15:49 | 只看该作者
HWM 发表于 2017-2-7 15:11
看上图，红框内才是源端阻抗匹配电阻。

忽略运放的输出阻抗，可以近似地认为那个电阻就是电路的输出阻抗。 ...

第一张图的输出阻抗为运放自身的阻抗很小，接近几Ω。第二张图的输出阻抗为50欧姆？谢谢了

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8楼
雪山飞狐D| | 2017-2-7 15:52 | 只看该作者
65897897 发表于 2017-2-7 15:49
第一张图的输出阻抗为运放自身的阻抗很小，接近几Ω。第二张图的输出阻抗为50欧姆？谢谢了 ...

第一张端接50欧姆到地的目的是为了从直流到低频到高频统一阻抗

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9楼
HWM| | 2017-2-7 15:59 | 只看该作者
65897897 发表于 2017-2-7 15:46
是不是这么理解：第一张图输出阻抗很小，并且没有做阻抗匹配，容易导致波形变形。第二张图和第三张图输出 ...

LZ：

建议看书和手册。拿几个没有“上下文”的图出来是没有意义的。

再给个图（摘自相关手册）



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10楼
HWM| | 2017-2-7 16:01 | 只看该作者
上图的输出阻抗可以利用电路原理中的戴维南等效而得。

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11楼
HWM| | 2017-2-7 16:03 | 只看该作者
LZ：

你给的第一幅图的源端阻抗匹配应该是错的。而第二张图则应该是我给的那张图的应用。

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12楼
ppa3278| | 2017-2-7 16:30 | 只看该作者
你把运放的输出等效成一个电压源和一个小电阻，这样好理解一点

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13楼
Lgz2006| | 2017-2-7 16:40 | 只看该作者
楼主俩图也许都只是个“测试电路”，搞得大家这么紧张。

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14楼
gmchen| | 2017-2-7 16:46 | 只看该作者
楼主第一张图的输出电阻几乎是0，第二张的输出电阻是25欧姆。
二楼电路的输出电阻是50欧姆。
9楼电路的输出电阻是最后4个电阻的并联值。
以上所有结论的前提是：不考虑运放输出阻抗随频率的变化，所有电阻离运放的输出引脚非常近。

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15楼
65897897|  楼主 | 2017-2-7 16:48 | 只看该作者
HWM 发表于 2017-2-7 16:03
LZ：

你给的第一幅图的源端阻抗匹配应该是错的。而第二张图则应该是我给的那张图的应用。

我懂了，还有一个小问题：在放大器两级级联时，在两级之间做阻抗匹配（后一级的输入阻抗很大情况下），串联好些还是并联好些，一般用哪种？

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16楼
gmchen| | 2017-2-7 16:49 | 只看该作者
12楼的说法是成立的，只不过由于运放的深度负反馈，那个小电阻几乎是0.

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17楼
65897897|  楼主 | 2017-2-7 16:52 | 只看该作者
雪山飞狐D 发表于 2017-2-7 15:52
第一张端接50欧姆到地的目的是为了从直流到低频到高频统一阻抗

我懂了，谢谢了

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18楼
HWM| | 2017-2-7 17:44 | 只看该作者
65897897 发表于 2017-2-7 16:48
我懂了，还有一个小问题：在放大器两级级联时，在两级之间做阻抗匹配（后一级的输入阻抗很大情况下），串 ...

通常，多级放大器级间不会考虑用电阻作为阻抗匹配，而用LC网络。

如果是两个放大器间距离较长（通常不会这样），则需要考虑传输线模型。这种情况下与传输线阻抗匹配是一样的。

这里所说的都是射频（甚至微波）频段的技术，高速电路中的信号完整性设计也属于此范畴。

对于中低频电路，通常无需考虑这些。

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19楼
manbo789| | 2017-2-7 17:57 | 只看该作者
自己去算 ΔU/ΔI ，多说无益，

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20楼
zyj9490| | 2017-2-7 18:27 | 只看该作者
65897897 发表于 2017-2-7 16:48
我懂了，还有一个小问题：在放大器两级级联时，在两级之间做阻抗匹配（后一级的输入阻抗很大情况下），串 ...

在接收端，作为高阻输入，以并联方式进行阻抗配制，这是应对高频反射用的。

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