本帖最后由 TataJen 于 2017-2-24 17:52 编辑
1：pin引脚分配时，有些pin处在other 类型，无法引脚分配，原因肯定是程序有问题，不是软件配置问题，调用一个模块，给模块输入信号，那么模块的输出信号一定要用，或定义一下，否则会出现这种情况
2：编译时别忘了勾选bitstream File，以及仿真时别忘勾选verilog simulation file,
3:烧写时，
4：在线逻辑分析仪使用，以下为网络摘录，有些不太详细，再顺一下
我们的在线调试工具reveal一直报错，报错如下图，或者diamond闪退。可以很肯定的告诉大家，这个是没有按照规范使用造成的。 ![]()
第一步：插入reveal inserter,点击图标![]() ，之后出来一个对话框，如下 ![]()
你要看什么信号，就在design tree（上图左中）中把他们拖到trace（上图中上）下面，然后把采样时钟拖到sample clock中（上图中中），设置好之后就点击trigger signal setup，就出现下图界面。 ![]()
在signals(msb:lsb)(上图中中)选择你上一步拉到trace中是信号(一定是上一步拉到trace里面的信号这点特别注意），（上图中中）下面。在expession中填入对应的表达式，如TE1对应就填入TU1----其他类似。然后点击上图左上角的![]() 图标，看看语法检查有无错误，之后点击![]() 图标，插入调试，会出来下图，点击OK就好。有出来一个图，这个就是输入你要插入的reveal的名字，叫他verilog 的top文件的module 名字好了。reveal inserter完成。 ![]() ![]()
第二步：记住第二步不是直接调试，是先编译综合，然后下载（这一步千万不要漏掉，下载，编译下载，勾选如下多编译啊，
） 这步补充下，先烧录入SPI FLASH programing 然后 再烧录NVCM Programming ,看到程序运行起来才可进行下一步。
第三步：reveal analyzer，点击![]() ，会出如下界面，选择create a new file这个就不细说，没啥的。 ![]()
上面都设置好将出现下图，在operator设置触发条件，然后双击![]() ，就可以看看波形了。
![]()
需要注意的是：选择边沿触发（rising edge或者falling edge）时，value要修改为1，不然无法触发，这点对新手来说绝逼是一个坑————————注意。 最后看看结果：
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