我是一个FPGA初学者，前几天学习完了Verilog HDL语言和数电。改写了下面的代码，在调试的过程中遇到了一些问题。总结为关于parameter的使用和assign的使用。在网上及学习Verilog的过程中，都没有看到过一些关键字的用法讲解，只是通过几个例子来理解。于是在使用的时候就出现了问题。希望有大神能狗指点一二。
module test_Change1 (A, B, C, L);
input A, B, C; //定义输入端口
output L;//定义输出端口
reg a = 1'b1, b = 1'b1, c = 1'b1;//对a,b,c进行初始化
//不能使用assign对寄存器初始化
//assign a = 1'b1;
//assign b = 1'b1;
//assign c = 1'b1;
//parameter a, b, c;
always @(posedge A)
a = 1'b0;
always @(posedge B)
b = 1'b0;
always @(posedge C)
c = 1'b0;
assign L = (a&b)|(a&c)|(b&c);
endmodule |
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