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QuartusII如何把设计导出为verilog HDL源文件

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 楼主| mugenwon 发表于 2010-4-17 10:57 | 显示全部楼层 |阅读模式
HDL, 源文件, verilog, quartusII, 电路
比如说我用它自带的库做了个电路，电路图有了，但我想把这个电路变成Verilog的源文本，然后拿到其他开发工具去用。怎样才能生成verilog的.v文件呢？？
顺带问问。libero的用电路图输入方式，除了最基本的门外，没有其他元件库？怎么导入？
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汉江之源 发表于 2010-4-17 12:53 | 显示全部楼层
知道了告诉我啊！！
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汉江之源 发表于 2010-4-17 12:53 | 显示全部楼层
应该可以的··
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vodka 发表于 2010-4-17 13:39 | 显示全部楼层
file --> creat /update
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