FPGA的时钟问题

发表于 2010-4-19 20:10

我是一个初学者，对FPGA一点都不了解，正在学习中，遇到以下几个问题，想咨询一下，谢谢。我用的是Altera的EP3C5E144。

（1）为什么每一个时钟控制块都有4个外部时钟输入引脚，即CLK0、CLk1、CLk2、CLk3引脚，如果是接有源晶振，不就一个就可以了么？
（2）有源晶振应该接到哪个引脚上？

发表于 2010-4-20 09:40

设计时硬件上用其中的任何一个都可以。剩下的就是程序上的事情。不用的可以空着，但是高频系统，不用的最好接地。

发表于 2010-4-23 14:23

多谢楼上，那为什么很多人都用两个晶振呢？备用？

登录 · 发表于 2010-4-23 14:29

这种设计是问啥呢？用一个CLK0不就行了吗？

发表于 2010-4-23 17:07

没怎么用过Altera的器件，具体帮不了你。
这个问题，你是可以通过阅读cyclone3的文档来解决的。看一看cyclone3器件手册的时钟部分的描述。clk0~3一定有它们的用处，但是具体到你的应用中，未必全用上。具体问题，具体分析，前提是看明白手册。

发表于 2010-5-5 23:13

不懂，也是初学者

发表于 2010-5-8 18:33

不同的晶振频率可以做不同的事，比如秒晶振，串口的晶振，USB的晶振，所以我觉得那样是为了做不同的应用才有那么多时钟脚，至于时钟偏移，我一般是用内部的锁相环来锁时钟信号，再给逻辑块

发表于 2010-6-1 16:12

楼上说的对，尽量使用一个主时钟，经过锁相环之后再分出几个时钟，可以保证系统工作在同一个时钟驱动下，避免出错，特别是工作温度范围比较大的应用时，温度变化会导致使用的几个时钟漂移不一样，严重情况下会影响系统时序。

发表于 2010-6-1 22:42

我一个系统用一个主时钟，不晓得为什么有器件提供四个。在我认为就是为了布线方便的。请楼下的回答。

发表于 2010-6-9 21:21

有些系统可能有多个时钟，altera和xilinx都有时钟切换的模块，选择其中的一个时钟使用就可以了，如果时钟需要切换时，可以选择其他端口时钟输入。

发表于 2010-6-21 22:56

那个原理图用电阻分两个时钟根本就是个没考虑时钟质量可靠性的电路。要分就用时钟分发器。

发表于 2010-6-24 17:36

考虑负载、阻抗匹配等

发表于 2010-10-15 09:58

学习了，谢谢各位分享！

发表于 2010-10-15 14:53

用多个增强驱动能力，具体看下FPGA datasheet里边关于时钟使用的章节就明白啦

FPGA的时钟问题

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