通过编写HDL文本实现激励文件后仿真时遇到问题

只看该作者 · 2010-4-22 21:31

# Loading proasic3.OR3C
# Loading proasic3.OR2
# Loading proasic3.DFN1E1P0
# Loading proasic3.GND
# Loading proasic3.CLKBUF
# Loading proasic3.BUFF
# Loading proasic3.INV
# ** Error: (vsim-3063) F:/fpga/experimentation/LED/stimulus/testbench.v(15): Port 'RST' not found in the connected module (2nd connection).
# Region: /testbench/LED_0
# Loading proasic3.Dffpr
# Loading proasic3.UDP_MUX2
# Loading proasic3.UDPN_MUX2
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./run.do PAUSED at line 15
应该都是按照Libero8.5_UG.pdf来做的，也是led的，就是出现了上面的情况，不知怎么办。

只看该作者 · 2010-4-22 21:54

错误：在你的testbench.的15行，RST没连接。

只看该作者 · 2010-4-25 17:12

上面的问题解决了，谢谢你了。
不过出现这个问题该怎么办呢？ # ** Error: (vsim-3170) Could not find 'F:\fpga\experimentation\LED\simulation\postsynth.LED_tbench'.

只看该作者 · 2010-4-25 17:13

# ** Error: (vsim-3170) Could not find 'F:\fpga\experimentation\compare\simulation\presynth.testbench'.
好像改来改去都是这样，
Testbench module name设为testbench
Top level instance name in the testbench设为compareA
// testbench.v的文件也有了，在Stimulus Files下，
里面也有compare compareA(.equal(equal), .a(a), .b(b));
不过还是不明白为什么会有这样的错

只看该作者 · 2010-4-25 19:55

你的测试文件的模块名要命名为testbench，如下

module testbench;

endmodule

通过编写HDL文本实现激励文件后仿真时遇到问题

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