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[Actel FPGA]

FPGA030 IO管脚分配

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楼主
无语凝咽|  楼主 | 2010-4-24 23:06 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, IO, 管脚分配, PLL, edge
我定义一个输入管脚pllIn,然后用always对其进行操作。具体如下：
    always(posedge pllIn)   
    begin
    end
   函数块就完成一个分频功能，综合过后，在对pllIn进行IO管脚分配的时候，Libero8.5对这个管脚的分配就只有12、13、14、63、64、65这几个IO管脚可选。假如我需要改变成另外其它的IO管脚，请问如何操作，谢谢。

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相关帖子

沙发
想实习去| | 2010-4-24 23:13 | 只看该作者
建议选用这几个推荐的管脚,时钟的输入一般连入全局引脚

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板凳
6019赵文| | 2010-12-11 14:06 | 只看该作者
030的资料楼主有吗？

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地板
coco11| | 2010-12-19 22:41 | 只看该作者
这个我还真不知道。帮顶吧。

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