管脚分配的问题-------急啊！

发表于 2010-4-25 19:20

我在管脚分配的时候，程序中port定义的输入输出端口信号引脚不能全部出现在分配引脚的画面上，这是为什么呢？而且我设置的端口信号都用到了，应该不存在什么优化问题，请问怎么解决呢？谢谢大家的帮助！

发表于 2010-4-25 19:23

1.在Synilify的Technology View中看看，是不是你的端口信号连起来来，还是孤立的在一旁，或者参看 view log 的警告，会有优化方面的提示。

2.如果没有优化，请你在Designer中修改下扇出数。

发表于 2010-4-25 19:27

以前把主文件设置错的时候有这种情况

[Actel FPGA] 管脚分配的问题-------急啊！