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[Actel FPGA]

verilog hdl 编写的传输门

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楼主
年轻不在|  楼主 | 2010-4-26 23:04 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, 编写, verilog, IO, module
module bidir(io_port,en,data);
inout       io_port,data;
input       en;
buffif1(io_port,data,en);
buffif0(data,io_port,en);
endmodule

我是新手，这个程序没有错误，但是综合不了，请问是什么原因？请指点，十分感谢！

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寂寞男孩| | 2010-4-27 13:42 | 只看该作者
请问EasyFPGA030可以实现全双工通信吗？

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淡蓝的天空| | 2010-4-27 14:11 | 只看该作者
楼上的需要达到什么样的全双工通信？还没描述清楚呢~～

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想实习去| | 2010-4-27 20:13 | 只看该作者
就是啊，说具体点

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