关于模块之间信号时序同步的问题

只看该作者 · 2017-3-9 09:50

小弟初学FPGA，很多事情还不清楚。问的问题如果太简单了还请大家见谅。

软件环境： SIMULINK + Vivado

假设在FPGA里有一个ADC还有A和B两个模块，三者之间是串联在一起。ADC输出input_A1和input_A2两个信号输入到模块A，模块A有output_A1, output_A2和output_A3三个输出到模块B。因为路径的不一致，三个输出信号的延迟不一样。但是模块B要求所用的输入，也就是output_A1, output_A2 和output_A3，要在时间上对应到之前的两个输入input_A1和input_A2。

请问
#1：有什么方法可以达到所要求的时间对应或者同步起来？
我知道我可以在三个输出上添加延迟，从而强制将他们同步起来。但除此之外，还有什么更高级的方法？

#2：有什么方法可以让模块A和B自动输入一个状态，表示所要求的算法已经运行完毕或者甚至计算的数据已经储存。
在有些帖子里提到，ADC模块里面可以设置EOC（end of conversion）。一旦EOC = 1, 就表示转换完毕。