打印
[PCB]

高速FPGA与DDR2布线怎么做到等长等间距?

[复制链接]
1624|7
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
青瞳i|  楼主 | 2017-3-21 17:49 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
沙发
青瞳i|  楼主 | 2017-3-21 17:54 | 只看该作者
DDR2

1143.png (76.38 KB )

1143.png

使用特权

评论回复
板凳
jjjyufan| | 2017-3-22 09:33 | 只看该作者
莫非你规则没设,随手画的等长?

使用特权

评论回复
地板
青瞳i|  楼主 | 2017-3-22 09:59 | 只看该作者
jjjyufan 发表于 2017-3-22 09:33
莫非你规则没设,随手画的等长?

现在是等长了,没有等间距啊,如果用差分线来拉的话应该怎么设置规则?

使用特权

评论回复
5
jjjyufan| | 2017-3-22 13:15 | 只看该作者
时钟对设置差分等长即可
地址 数据不用差分的

使用特权

评论回复
6
syzdq| | 2017-3-26 08:39 | 只看该作者
好的软件只要你设置好相应的等长规则,差分规则等就行了,差分100欧等具体要求器件手册中一般会给出的,再用SI9000之类的软件来计算出相关参数填入规则中。

使用特权

评论回复
7
319866401| | 2020-9-23 14:50 | 只看该作者
[em:7:][em:7:][em:7:][em:7:][em:7:][em:7:][em:7:][em:7:]

使用特权

评论回复
8
hehailun| | 2020-9-24 17:43 | 只看该作者
本帖最后由 hehailun 于 2020-9-24 17:44 编辑

来  让哥手把手教你  哈哈

微信截图_20200924174324.png (114.01 KB )

微信截图_20200924174324.png

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

1

主题

12

帖子

1

粉丝