噪声导致CPLD工作不正常？

只看该作者 · 2017-3-26 13:51

本帖最后由 axietiancai 于 2017-3-28 16:47 编辑

最近打样了一块PCB，回来焊接以后，通过给CPLD供电编程产生所需两路波形以后，待波形稳定输出不到一分钟，其中一个波形的噪声开始变大，然后两路信号变低电平无输出。
CPLD所需主时钟为恒温晶体所产生，恒温晶体由开关电源隔离产生的5V电压所供电，压控端由DAC输出的电压所控制。5V电压后接两级LC滤波电路，硬件好像都没问题，但是CPLD为什么会出现这样的现象呢？求解答。

只看该作者 · 2017-3-26 15:13

本帖最后由 axietiancai 于 2017-3-28 16:47 编辑

king5555 发表于 2017-3-26 14:55
最好附上原理图。时脈有沒有消失掉丶稳定吗?

时钟没有消失，也比较稳定了。

1万 · 2017-3-26 21:40

图缩得厉害，根本看不到。

1万 · 2017-3-26 21:52

似乎是CPLD速度不够，跑着跑着崩了。

只看该作者 · 2017-3-26 23:04

king5555 发表于 2017-3-26 22:12
先把GPS关掉去试验，无线电波有可能干扰到芯片。

GPS此时没有外接天线，这个时候是没有定位的。

只看该作者 · 2017-3-26 23:04

本帖最后由简单的李老头于 2017-3-26 23:05 编辑

如果是传统的CPLD还好，如果是RAM型集成了内部FLASH的“CPLD”就复杂了。
假设是传统CPLD，一般不会出现逻辑翻转的问题，外部干扰很难影响到内部逻辑电路工作。
问题主要集中在电源上，当外部干扰表现在电源上，就会影响CPLD内部逻辑输出，同时还需要考虑IO参考电压，这个被干扰了，时钟就无**确被读取，也会引起内部逻辑结果错误。
在你的描述中，一路的噪声慢慢变大，直至消失为低电平，更像是MOSFET无法保持编程的逻辑，有很大可能是电源的问题。可以考虑重点解决针对GPS的电源滤波。

只看该作者 · 2017-3-26 23:06

戈卫东发表于 2017-3-26 21:52
似乎是CPLD速度不够，跑着跑着崩了。

CPLD主时钟晶振为50MHZ，应该没问题呀。明天找找这款EMP240T100C5的datasheet看看，可能有些地方参数不合理吧。

只看该作者 · 2017-3-26 23:15

本帖最后由简单的李老头于 2017-3-26 23:17 编辑

EMP240T100C5是altera的ram型CPLD，不能按照传统的CPLD编程习惯了来。必须按照FPGA的习惯。
也就是说，你必须少用组合逻辑，尽量使用时序电路。同时必须解决电源的滤波问题，这类型的cpld对电源的稳定性要求不低。

2万 · 2017-3-26 23:24

用gps驯服时钟？

只看该作者 · 2017-3-27 08:27

王紫豪发表于 2017-3-26 23:24
用gps驯服时钟？

是的，但是出现了意想不到的问题。

只看该作者 · 2017-3-27 08:31

简单的李老头发表于 2017-3-26 23:15
EMP240T100C5是altera的ram型CPLD，不能按照传统的CPLD编程习惯了来。必须按照FPGA的习惯。
也就是说，你必 ...

谢谢回复，程序上用的是时序逻辑，估计就是电源问题了。还想请教一下，为什么要针对GPS的电源进行处理呢？重点不是在CPLD上吗？其次，CPLD所用电源是开关电源输出的5V经LDO稳压输出的3.3V，感觉噪声应该不会很大的。

只看该作者 · 2017-3-27 08:54

本帖最后由 jacksaon8966 于 2017-3-27 08:55 编辑

1、确定CPLD晶振输出有没有问题，毕竟是2层板，虽然你晶振上处理的很不错，还是有点担心
2、有可能是CPLD 综合出来的时序不正确，确保逻辑正确
3、输出波形的路径上面需要排除问题

只看该作者 · 2017-3-27 09:01

我个人认为CPLD和GPS的供电必须分开供电最好隔离，从你的原理图上看到的是GPS和CPLD的供电都是1117出来的，就算GPS没有装天线，有可能你的LAYOUT的走线已经形成了一个天线，那么GPS也有可能在工作造成干扰到CPLD；在layout时必须要按照高速信号规则来走线，从你的电路板图来看线走得乱七八糟的没有干扰才怪；所以在画板时应分模块式地布局，尽量把线走到最短，电源地与信号地必须要隔开也可以中间串一个磁珠，特别是GPS的电源和地要用电感来隔离，当然这只是我个人的意见，如有不对之处请大家提出一同学习，谢谢！！