fpga应用篇(二)：边沿检测

登录 · 发表于 2017-4-6 21:30

fpga应用篇(二)：边沿检测

上一篇介绍了阻塞赋值与非阻塞赋值，这次我们利用非阻塞赋值产生一个简单的应用即边沿检测，边沿检测一般用来产生使能信号。

程序如下：

综合后电路：

clk为主时钟分频之后得到的，程序中定义了clk_temp；我们希望clk_temp比clk差一个主时钟的宽度，从综合后的电路我们可以看出，clk经过一个触发器之后生成clk_temp；符合我们的要求。

从仿真结果来看，clk_temp为clk延迟一个主时钟的宽度，可以看出，在clk上升沿有一个和主时钟宽度一致的up信号，即完成上升沿检测。同理，下降沿检测一个道理，只需在源程序中改动一个符号的位置，你知道么？欢迎留言。

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发表于 2017-5-16 16:52

这个公众号是你写的吗？

发表于 2017-5-21 13:10

这个适用于同时钟域的边沿检测

发表于 2017-5-21 13:16

不懂verilog，那两句clk和up的赋值语句看起来有点别扭。能不能简化一下？

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