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如何用原理图设计方法给各个输入付初值~

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18910748101|  楼主 | 2017-4-13 18:53 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
原理图, 乘法器, 加法器, ip核, verilog
开开始用原理图设计方法，以前都是用verilog，这次打算打一个小的乘法和加法的混合程序，用到了IP核中的三个乘法器和一个加法器，如图


怎么让各个乘法器加法器的输入输出初始时默认为0啊

捕获1.PNG (36.74 KB )

3个乘法器都分别设计延迟1，2，3个时钟后计算

3个乘法器都分别设计延迟1，2，3个时钟后计算

捕获.PNG (29.11 KB )

仿真结果因为开始没有初值 所以会有大量红色的部分

仿真结果因为开始没有初值 所以会有大量红色的部分

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