个人理解:
PMOS用作开关时,导通的应该时高电平。
所以先让Q5导通HVLDO时没有问题的。
但如果Q2同时导通,则Q5的漏极处于接近0电位的电平,同时源极的电位也被拉低得很低,则不能满足PMOS的导通条件。这个条件就是:Ugs<Ugs(th)
定性的理解:PMOS的Ugs必须小于某个电压Ugs(th),它才能导通。如果PMOS的源极接高电平,那么G极为0时自然导通,而G极为高电平时截止;
但如果PMOS的源极接地,则无论G极多么低(除非是负电压),PMOS仍无法导通。
这就是为什么PMOS用作开关时,应该导通“高电平”。
楼主的例子里虽然源极没有接地,但漏极接地,G极为0时,漏极将源极电压拉低,但再低下去就会完全截止,所以才会出现导通不彻底的现象。
说得有点乱,不知正误,恳请高人指点。 |