新人关于MSP430F5529LP进行时钟配置与输出实验的疑问

只看该作者 · 2017-4-20 18:55

本帖最后由 Eugeo 于 2017-4-20 18:57 编辑

昨天学习时钟模块的输出，使用430的时钟输出官方例程。用杜邦连接51开发版写的简易测频器。(图1，实验失败后已手动更改SMCLK源为DCO，前后结果没有区别，按照官方注释，正常结果是ACLK输出32K,SMCLK输出8Mhz,MCLK因为Launchpad里貌似没引出所以没有测试。虽说51测不到1MHz以上但是上限也应该没有32K那么低)。

实验中，通过杜邦线分别连接P2.2和P1.0到51外部中断1测频。但是ALK(REFO)和SMCLK(DCO)输出频率都大致都是REFO的32kHZ(图2，3)。测频计大致是没问题的，上面代码里把VLO作ACLK源的时候能正常测出来是9kHZ(图4，数据表里说明VLO也大致是9kHz)，之前也试过对UCSCTL5的DIVS位进行操作(可能操作这个对输出没用？球大神解答)，无论分多少频，SMCLK频率都固定在32k。430用的是原生的MSP4305529LP没有焊过任何东西。球懂的大佬解答一下，谢谢了。

只看该作者 · 2017-4-21 01:14

无奈重新弄了几个小时，发现主要问题出在51测频计上。使用STC15内部的高频20M晶振以及写测频程序的时候通过将计数器分为高4位和低4位（10进制）进行储存，可以把频率测频范围扩大。之后再测以DCO为源的SMCLK时发现不再是32K了。
为了保证分频准确以及时钟源选择准确，在官方源码基础上事先进行相应位的清零。最终实现了正常的时钟输出（）。
同时，对UCSCTL5的DIVS位和DIVA位操作均可以实现对ACLK和SMCLK的分频输出（如图，DCO进行16分频为65K，8分频后为130K左右，ALCK实验结果类似。对UCSCTL5操作可以影响输出频率）